編號	P100048
單位系所	電子工程學系
技術名稱	靜電放電防護技術知識技術授權
簡介	靜電放電(Electrostatic Discharge, ESD)是造成大多 數的 電子元件或電子系統受到過度電性應力(Electrical Overstress , EOS)破壞的主要因素。這種破壞會導致半導體 元件以及 電腦系統等，形成一種永久性的毀壞，因而影響 積體電路 (Integrated Circuits, IＣs)的電路功能，而使 得電子產品工作 不正常。 而靜電放電破壞的產生，多是由於人為因素所形成， 但又很難避免。電子元件或系統在製造、生產、組裝測試、存放、搬運等的過程中，靜電會累積在人體、儀器、 儲放設備等之中，甚至在電子元件本身也會累積靜電，而 人們在不知情的情況下，使這些物體相互接觸，因而形了 一放電路徑，使得電子元件或系統遭到靜電放電的肆虐。 如何才能避免靜電放電的危害呢？除了加強工作場所 對靜電累積的控制之外，必須在電子產品中加入具有防患 靜電放電破壞的裝置。目前半 導體積體電路以互補式金氧半導體(CMOS)技術為主，本技術即針對CMOS積體電路提供高可靠度且具成本效益之靜電放電防護設計與方法。 柯教授在積體電路靜電放電防護技術，可歸納出以下七個主題: (a) 製程技術(ESD-Implantation / Silicide-Blocking Technique); (b)佈局技術(IC Layout Technique); (c)元件技術(LVTSCR Device Technique); (d)閘級耦合電路技術(Gate-Coupled Technique); (e)基體觸發電路技術(Substrate-Triggering Technique); (f)全晶片防護技術(Whole-Chip ESD Protection Technique); 以及(g)系統層級防護技術(System-Level ESD Protection Technique)。在這七項主題中，柯教授都有前瞻性的研究成果發表以及專利申請。
教師名稱	柯明道
智慧財產權型式
專利証號
可應用範圍/領域	積體電路產品，尤其是CMOS積體電路。
特色/優點	全晶片靜電放電防護(whole-chip ESD Protection)設計，高靜電放電耐受能力，低生產成本。
推廣及運用價值	隨著積體電路與系統單晶片在各式各樣不同領域的廣泛應用，其可靠度問題也逐漸浮現，尤其是當半導體製程技術進展到奈米尺寸(nanoscale)之後，雖然電晶體的操作速度可以提昇且功耗可以降低，但是尺寸微縮化之電晶體對電性過壓與噪訊干擾的耐受能力也大幅下降，這將造成使用該先進積體電路或系統單晶片的微電子系統出現產品品質與可靠度的問題，進而影響公司的商譽與市場占有率。 因此，當系統單晶片經過繁雜且昂貴的設計與驗證流程後，又使用最貴最新進的光罩與半導體技術來製造，如果該系統單晶片的靜電放電防護設計不良或不足，將造成系統單晶片後段生產良率的嚴重下降，造成高單價開發出來的系統單晶片無法順利地大量生產。從實際應用面來看，以及生產成本與產品可靠度來看，積體電路之靜電放電防護設計是系統單晶片在穩定量產過程中必需要克服的技術瓶頸之一。因此，在積體電路產品中必需要有適當的靜電放電防護設計。
參考文件